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发布时间:2017年04月19日 10:21
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岗位描述
技能要求: 1.具有Verilog或System Verilog的经验或学术知识; 2.接触到使用System Verilog、VMM及UVM的先进验证理论; 3.Synopsys设计编译器及Prime Time工具; 4.数字电路设计; 5.测试设计; 6.Perl、TCL及Python编码。 工作经验: 0-3年工作经验,包括计算机工程及电子工程的应届毕业生
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